5月27日-29日，2026第十届集微大会在上海张江科学会堂隆重举行，江苏长电科技股份有限公司副总裁&技术服务事业部总经理吴伯平在大会首日启幕的先进封装与测试技术创新峰会上发表了题为《异质集成与协同设计》的演讲，分享了长电科技在异质集成与协同设计领域的最新成果与实践方案。
长电科技副总裁、技术服务事业部总经理吴伯平
吴伯平指出，“当前，随着人工智能、高性能计算、6G通信等应用的爆发式增长，性能提升正在从制程驱动转向封装驱动。先进封装的垂直、堆叠、异质异构集成已成为突破算力瓶颈、实现系统性能跃迁的重要途径。”
接下来他介绍了长电科技的技术服务平台，公司在先进封装解决方案方面主要聚焦两大支柱技术：第一支柱是面向超高密度集成的晶圆级封装技术，涵盖桥接互联、RDL、3D垂直互连等核心能力。其本质是将不同制程、不同材料、不同功能的芯片，通过超高密度互联架构整合成一个单一系统。第二支柱是SiP系统级模组，能够实现从芯片到系终端制造统的灵活封装。“支撑这两大平台落地的，是我们贯穿全流程的七大技术服务能力：设计、仿真、PDK、测试、QA、FA、系统级验证。这七大环节环环相扣、缺一不可。封装已不再是简单的后端工序，而是与前段设计、中段制造深度耦合的系统架构工程，”吴伯平说道。
吴伯平在谈到异质集成带来的设计协同挑战时称：“在传统单芯片设计流程中，设计数据相对封闭，工具链相对统一。但异质集成带来了根本性问题：多元工艺和设计数据如何统一适配？我们的实践路径分为三步走，第一步是多源数据的归一化治理；第二步是PDK的跨平台适配与互操作；第三步是在DTCO与STCO框架下形成闭环优化。”
因此，异质集成的竞争，表面上是技术竞争，实质上底层是设计协同生态的竞争。谁能够率先打通跨Fab、跨节点、跨工具链的数据壁垒，谁就能在先进封装创新中占据先机。
从技术内核上看，先进封装面临着多物理场耦合、跨尺度建模与多尺度协同等难题。因此长电科技建立了跨尺度的协同仿真与耦合分析体系。从全局看，通过快速等效模型预测翘曲、应力应变、形变，指导版图布局和划片槽设计。从微观布局看，在布线层关键结构进行精细化的应力提取，因为封装应力和工艺残存应力都可能导致纳米级器件失效。在亚微米级，建立TSV通孔的精细物理模型，捕捉微米级以下的集中应力和裂纹风险。跨尺度的热感知仿真优化工具，使长电科技能够在早期预判制造风险，实现“左移”前置式可靠性设计。
吴伯平称，长电科技正在积极与国内外主流厂商及本土创新企业合作，构建“封装+仿真+AI”一体化智能设计平台，我们的目标是让AI成为工程师的副驾驶。
除了设计协同与仿真优化，热管理同样是异质集成不可回避的核心挑战。吴伯平指出，热管理已成为3D异质集成时代的关键挑战。长电科技坚信未来高性能芯片的散热设计将与电路设计同等重要，甚至在架构定义阶段就要同步介入。为支撑这一趋势，长电科技构建了完整的热分析、热管理与验证技术体系。
作为面向未来的前瞻性布局，吴伯平还以System on Wafer（SoW，晶圆级系统）作出展望。他表示，SoW通过晶圆级中介层实现裸片高密度互连，上下配置冷却板及冷却模块，底面通过凸点阵列与VRM及连接器实现供电和对外互连。这种架构具备超高密度、超高性能、高效散热、高可靠性和设计灵活性等优势，可适配多元算力需求。SoW代表了高性能计算的重要发展方向之一。
最后，吴伯平总结说道，“先进封装已不再是后道工序，而是系统架构创新的战略核心。长电科技作为业内领先的封测企业，将持续投入设计仿真、工艺验证等全面技术能力，以开放协同的姿态，与客户和上下游伙伴共同建立异构集成的产业生态。”
